原子哥，各位大佬，首先谢谢你们看我的问题~

我想把自己的F4探索板的OV2640的数据输出给FPGA采集，我用的原子提供的示例代码，实验35-摄像头实验的代码. 现在有几个问题.
1. 我自己写了Verilog，发现：
在Vsync为高电平的一个脉冲期间，有800个HREF脉冲. 实际上Vsync为低时HREF没有脉冲产生;

在HREF为高电平的一个脉冲期间，有960个PCLK脉冲. PCLK是一直存在的，但只有HREF为高时才有数据D[7:0]产生.

我看了原子的摄像头实验的PPT文档，800和960与PPT里说的不符，PPT里说每个HREF下应该有1600*2即3200个PCLK，不知道为什么.

2. PPT提到在行内扫描时，每两个PCLK完成一个像素，低字节在前，高字节在后.
“低字节在前，高字节在后”到底是什么意思？或者说，第一个PCLK的D[7:0]和第二个PCLK的D[7:0]与RGB565的16个bit是怎么对应的？
按照OV2640的datasheet里对像素安排的描述, 是不是这样：
第一个PCLK下的低字节D[7:0]里的[7:3]对应B[4:0]，
                                                [2:0]对应G[5:3]；
第二个PCLK下的高字节D[7:0]里的[7:5]对应G[2:0]，
                                                 [4:0]对应R[4:0]；

3. 而且，按照OV2640的datasheet，它输出是第一行应该是像素1的BG，像素2的BG，像素3的BG....
然后第二行，像素1的GR，像素2的GR，像素3的GR....
这么个输出方法下应该是第1个PCLK和第481个PCLK对应第1个像素啊，怎么又变成第1个和第2个PCLK这种相邻的两个PCLK对应1个像素了呢？一头雾水。。。