2019-07-31 14:29发布
sdsxssl 发表于 2015-1-12 09:47 在时序图中那个clk信号中1那个地方的脉冲宽度明显要比其他地方宽很多,这是怎么实现的? 还有就是时序图 ...
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如果要用串行输出接口的话 时钟在1位置确实不好控制
如果用PWM模块处理到是可以 RS就相当于在一定的周期频率信号中设置一个占空比
CLK也用PWM波 在1时刻 强制输出高 等待RS的几个周期过后再使能输出
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