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其中Baud<<BaudGeneratorAccWidth，Baud左移BaudGeneratorAccWidth位，相当于Baud乘以2的BaudGeneratorAccWidth次方。

参照上面的程序与公式推导可以把程序修改如下：

parameter
ClkFrequency = 25000000; // 25MHz
parameter Baud = 115200;
parameter BaudGeneratorAccWidth = 16;
parameter BaudGeneratorInc = (Baud<<BaudGeneratorAccWidth)/ClkFrequency;

reg [BaudGeneratorAccWidth:0] BaudGeneratorAcc;
always @(posedge clk)
  BaudGeneratorAcc <= BaudGeneratorAcc[BaudGeneratorAccWidth-1:0] + BaudGeneratorInc;

wire BaudTick = BaudGeneratorAcc[BaudGeneratorAccWidth];




当要注意的是，上面程序中BaudGeneratorInc的计算公式出错，因为在Verilog语言中中间结果只能32位，而这个公式计算的结果超过了32位。所以要把这行改为

parameter
BaudGeneratorInc = ((Baud<<(BaudGeneratorAccWidth-4))+(ClkFrequency>>5))/(ClkFrequency>>4);




程序改变，得到的波特率不变。