建立时间与保持时间

2019-03-25 07:11发布

站内问答 / FPGA
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如图，建立时间和保持时间都是针对的时钟沿，如图所示，时钟沿有一个上升的过程，图中虚线与clk上升沿的交点是什么？幅值的50%？还是低电平(低于2.5V)往高电平(高于2.5V)跳转的那个点？
此帖出自小平头技术问答
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3条回答
chunyang
2019-03-25 16:57
与虚线的交点为逻辑1的门限电平，不过不必关心这点，因为该点并非常数，而是跟器件的离散性有关，甚至跟温度有关，只需关心Tsu、Th等手册所载参数即可。

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