ALTERA UNIPHY DDR2 初始化失败

2019-03-25 07:11发布

站内问答 / FPGA
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使用quartus 15 生成uniphy DDR2 IP，上板测试发现pll和dll lock信号为高，说明时钟已经锁定。 但是local_cal_fail信号也被拉高（如下图），请大牛帮助。


此帖出自小平头技术问答
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1条回答
此生不换妮
2019-03-25 09:39
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