vivado 生成bit文件时候会报错！-刘123的回答

vivado 生成bit文件时候会报错！

2019-03-25 07:12发布

我想用vivado的debug用法看看自己写的程序对不对，但是当我用vhdl写进程时，敏感信号没有时钟就会报错，如下图报的错误

自己写的代码是这样的
$2SP$]K_I{N32Y240VLDVT3Y.png$
但是我要把代码改成下图的就不会出现这个问题
A_%)62HV7Y`(P_X)%VSGTIB.png

难道只因为有了时钟吗？没有时钟就不可以吗？
而且下面这个逻辑不是我想要的，不知道怎么办？
可能我说的也不是很清楚，有好心的大牛想帮我这个小白的话，可以加我qq 153041342
或者可以评论给我指导一下，万分感谢。

此帖出自小平头技术问答

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6条回答

2019-03-26 05:56

郝旭帅发表于 2018-9-14 17:32
如果要自己相加的话，一般都要用时序逻辑，也就是后面加上寄存器。做成一个有意义的反馈。

但是要用时序逻辑的话，就不能写出我想要的结果。
或许能写出来，但是我没有想到