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vivado 生成bit文件时候会报错!
2019-03-25 07:12
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FPGA
1869
6
1208
我想用vivado的debug用法看看自己写的程序对不对,但是当我用vhdl写进程时,敏感信号没有时钟就会报错,如下图
报的错误
自己写的代码是这样的
但是我要把代码改成下图的就不会出现这个问题
难道只因为有了时钟吗?没有时钟就不可以吗?
而且下面这个逻辑不是我想要的,不知道怎么办?
可能我说的也不是很清楚,有好心的大牛想帮我这个小白的话,可以加我qq 153041342
或者可以评论给我指导一下,万分感谢。
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小平头技术问答
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6条回答
郝旭帅
2019-03-26 09:48
那这个就要自己好好看看吧
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