signaltap II综合assign语句的问题

2019-03-25 07:13发布

站内问答 / FPGA
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直接将输入到FPGA的晶振时钟信号clk,利用语句assign clk_out = clk将其输出给其他的IC使用，在用signaltap II仿真的时候，看不到clk_out的波形(一直为低电平)。请问一下，这是什么原因？
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4条回答
平漂流
2019-03-25 19:49
constant 发表于 2018-8-10 16:52
时钟是一样的，当然看不到，应该用高一点的时钟才行。。。。。。。。。。。。

好吧，我还以为加了个assign，就会是一个普通的信号，没想到还是被系统发现是自己的时钟

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