求助：verilog的ODDR2使用问题

2019-03-25 07:13发布

站内问答 / FPGA
10822 5 1367
如题，使用ODDR2的时候遇到报错Pack:2530 - The dual data rate register "fifo_up/ODDR2_inst" failed to
   join an OLOGIC component as required.求强人解惑 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
5条回答
kuaileqisi
2019-03-25 20:39
我用来处理时钟的...跟位宽没关系...这个问题我解决了，因为我用了时钟管理的IPcore，去了就好了，但是我还是不明白为什么会出现这个错误，求解答

一周热门 更多>

相关问题