同步fifo的读写使能问题

2019-03-25 07:13发布

站内问答 / FPGA
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如图，我的写fifo是间断的一个一个写进去的，写使能高电平是一个global_clk。可以把FIFO_clk反相一下吗?（图是在网上下载的，借图说话）


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4条回答
平漂流
2019-03-26 01:25
问题已解决，问题不出在这里，是我定义的输入输出的信号出了一点小问题。解决之后，发现FIFO_clk相对于global_clk反不反相对于最终的结果都没什么影响

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