FPGA设计

2019-03-25 07:14发布

站内问答 / FPGA
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目前遇到一个比较奇葩的问题。FPGA时序约束没什么问题，就是加了一个模块之后导致另外一个模块出错了。困扰好久了，时序约束没问题，代码应该也没问题，那还可能是什么原因。
感觉遇到的问题没办法描述很清楚 此帖出自小平头技术问答
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6条回答
全部都是泡馍
2019-03-25 15:06
coyoo 发表于 2018-7-19 08:28
遇到了什么问题？

添加新的模块之后，发现之前的功能块逻辑混乱了，但时序上都还满足要求

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