FPGA设计

2019-03-25 07:14发布

站内问答 / FPGA
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目前遇到一个比较奇葩的问题。FPGA时序约束没什么问题，就是加了一个模块之后导致另外一个模块出错了。困扰好久了，时序约束没问题，代码应该也没问题，那还可能是什么原因。
感觉遇到的问题没办法描述很清楚 此帖出自小平头技术问答
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6条回答
coyoo
2019-03-25 19:46
1、用的哪家的片子？什么型号？
2、所谓“之前的功能逻辑混乱”是如何获知的？

建议：
既然新加模块后编译没有问题，那要看新加的模块与之前工程的交互关系是什么，如果相对独立，可以考虑想办法隔离调试

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