FPGA设计

2019-03-25 07:14发布

目前遇到一个比较奇葩的问题。FPGA时序约束没什么问题,就是加了一个模块之后导致另外一个模块出错了。困扰好久了,时序约束没问题,代码应该也没问题,那还可能是什么原因。
感觉遇到的问题没办法描述很清楚 此帖出自小平头技术问答
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6条回答
全部都是泡馍
2019-03-25 22:45
coyoo 发表于 2018-7-19 11:30
1、用的哪家的片子?什么型号?
2、所谓“之前的功能逻辑混乱”是如何获知的?

建议:
既然新加模块后 ...

好的,我试试。逻辑混乱就是FPGA处理的数据结果不对了。用的是altera的cyclone II EP2C35F672C6

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