用verilog HDL设计的4x4键盘扫描程序的testbench怎么写

2019-03-25 07:17发布

站内问答 / FPGA
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小白求教部分程序如图 此帖出自小平头技术问答
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6条回答
dkyeew
2019-03-25 13:40
< / 小白来回复一下，错了保函。测试模块只需要三个输入，clk,start，kbcol,很简单啊，如果只是测试功能的话，让start过几个时钟周期翻转，并且kbcol自增，看对应输出结果是否正确吧

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