如何实现上下管pwm互锁？？？

2019-03-25 07:17发布

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本帖最后由 hmf1235789 于 2018-2-2 17:53 编辑

请教大家一个问题，如何实现igbt上下管的pwm互锁，防止上下管同时出现高电平而导通。要求：上管PWMA=1的时候，下管失效PWMB=0；下管PWMB=1的时候，上管失效PWMA=0。用门极或锁存电路实现，因为我最后要用Verilog来写程序。
正常情况下或者在cpld里面分频后是互补的pwm波，加上死区就可以用了。但是如果是外来pwm的情况，为了防止出现同时为高，需要做一个这样的处理。
我自己写了的如下：
  1. //pwm_up_in pwm_dw_in互锁输出always @(posedge clk)
  2.         if(rst)
  3.                 pwm_up <= 1'b0;
  4.         else
  5.                 if(pwm_up_in && pwm_dw)
  6.                         pwm_up <= 1'b0;                                                                                                        //
  7.                 else
  8.                         pwm_up <= pwm_up_in;
  9.                
  10. always @(posedge clk)
  11.         if(rst)
  12.                 pwm_dw <= 1'b0;                                                                                                                //
  13.         else
  14.                 if(pwm_dw_in && pwm_up)
  15.                         pwm_dw <= 1'b0;                                                                                                        //
  16.                 else
  17.                         pwm_dw <= pwm_dw_in;
复制代码
这段代码出现的问题是，在复位时刻pwm_up,pwm_dw都是为0的，程序会进入全1或全0的循环当中。
我也画了这个图，不知道可不可以？


此帖出自小平头技术问答
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4条回答
仙猫
2019-03-25 19:02
1、该功能用语言描述的话应该没那么复杂，只要把一路的导通条件加到另一路的复位（注意：须非同步复位）条件里，立马封死另一路的导通即可。

2、写逻辑时还可考虑避免实际器件ON、OFF延迟时间不等，切换时存在瞬间上下同时的问题。比如用A路封杀B路时，再or上一点延迟什么的，这些小技巧在FPGA上做比画电路容易得多。

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