用VHDL语言编写CPL程序，编译时出现下述错误，请高手指导一下，该如何修改，不胜感激

2019-03-25 07:18发布

站内问答 / FPGA
5968 3 1359
%U(X6NMW8QX}C@$P3}13CAO.png

EXA~ZU%{)A_~TBS]YZ4Q5`R.png
此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
3条回答
zimiaoxinghan
2019-03-25 19:45
ybbrdfxk0922 发表于 2017-11-26 10:12
感觉像是数据位宽不一样。一个4bit的，一个7bit的。

对于程序里的语句，是保持了位宽一致，才能I/O口的传递吧，请详细说明一下吗？？

一周热门 更多>

相关问题