用VHDL语言编写CPL程序，编译时出现下述错误，请高手指导一下，该如何修改，不胜感激

2019-03-25 07:18发布

站内问答 / FPGA
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此帖出自小平头技术问答
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3条回答
kun9shengwei
2019-03-25 20:31
对的，必须保持数据位宽一致时才可以传输数据

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