FPGA内存控制

2019-03-25 07:19发布

站内问答 / FPGA
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两个摄像头同时采集写入内存，然后一起到vga显示，但是图像的交错的，各位大神看看是什么原因呢，谢谢 未命名.jpg
Sdram_Control_4Port        u8        (        //        HOST Side
    .REF_CLK(CLOCK_50),
    .RESET_N(1'b1),
.CLK_100OUT(CLOCK_100),

//        FIFO Write Side 1
   .WR1_DATA         ({mCMOS_R,mCMOS_G,mCMOS_B}),
.WR1         (mCMOS_DVAL_d),
.WR1_ADDR         (0),
.WR1_MAX_ADDR         (640*480),
.WR1_LENGTH         (9'h100),
.WR1_LOAD         (wSYNC),
.WR1_CLK         (CMOS_PIXCLK),

//        FIFO Read Side 1
   .RD1_DATA         ({Image_Read_R,Image_Read_G,Image_Read_B}),
                .RD1         (VGA_Read_Req),
                .RD1_ADDR         (0),
.RD1_MAX_ADDR         (640*480*2),
.RD1_LENGTH         (9'h100),
                .RD1_LOAD         (!DLY_RST_0),
.RD1_CLK         (VGA_CTRL_CLK),

//        FIFO Write Side 2
   .WR2_DATA         ({mCMOS_R_NEW,mCMOS_G_NEW,mCMOS_B_NEW}),
.WR2         (mCMOS_DVAL_d_NEW),
.WR2_ADDR         (640*480),
.WR2_MAX_ADDR         (640*480*2),
.WR2_LENGTH         (9'h100),
.WR2_LOAD         (wSYNC_NEW),
.WR2_CLK         (CMOS_PIXCLK_NEW),

//        SDRAM Side
.SA         (SDR0_ADDR),
.BA         (SDR0_BA),
.CS_N         (SDR0_CS_N),
.RAS_N         (SDR0_RAS_N),
.CAS_N         (SDR0_CAS_N),
.WE_N         (SDR0_WE_N),
.DQ         (SDR0_DQ),
.DQM         (SDR0_DQM)
,.SDR_CLK         (SDR0_CLK)
);
请各位大侠指教！方便的话帮我看下代码？不胜感谢 此帖出自小平头技术问答
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12条回答
eeleader
2019-03-26 16:58
直接看代的，最多看出语法问题！

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