Altera FIFO程序编译通过后，使用Modelsim仿真报错-ienglgge的回答

Altera FIFO程序编译通过后，使用Modelsim仿真报错

2019-03-25 07:21发布

最近在学习Altera的FPGA，参照《你好 FPGA》的书中例程，写了一个16输入，16输出的异步FIFO。编译和仿真都能通过。但是我将输出改为8位，输入16位，其他条件不变后，编译能通过，RTL也正常，但是调用仿真就出错，将程序贴出，希望得到前辈们的帮助。

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6条回答

2019-03-25 13:18

端口连接过多。应该是13个，实际发现14个。eccstatus，这个端口在那个模块中没有找到。