Altera FIFO程序编译通过后，使用Modelsim仿真报错

2019-03-25 07:21发布

站内问答 / FPGA
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最近在学习Altera的FPGA，参照《你好 FPGA》的书中例程，写了一个16输入，16输出的异步FIFO。编译和仿真都能通过。但是我将输出改为8位，输入16位，其他条件不变后，编译能通过，RTL也正常，但是调用仿真就出错，将程序贴出，希望得到前辈们的帮助。
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6条回答
freedom_lq
2019-03-25 13:34
小范fpr 发表于 2017-9-26 08:23
报错的是实例化的时候多了一个port

哦哦~ 我后来也是注释掉了多出来的一个PORT
是不是新的prime版本的ip核更新了，然后modelsim的仿真文件还没有跟上

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