Altera FIFO程序编译通过后,使用Modelsim仿真报错

2019-03-25 07:21发布

最近在学习Altera的FPGA,参照《你好 FPGA》的书中例程,写了一个16输入,16输出的异步FIFO。编译和仿真都能通过。但是我将输出改为8位,输入16位,其他条件不变后,编译能通过,RTL也正常,但是调用仿真就出错,将程序贴出,希望得到前辈们的帮助。
1.jpg
此帖出自小平头技术问答
友情提示: 此问题已得到解决,问题已经关闭,关闭后问题禁止继续编辑,回答。