如何让DDR3的时钟和板子同步？

2019-03-25 07:24发布

站内问答 / FPGA
9828 2 1537
本帖最后由 放学后不许跑 于 2017-8-5 11:12 编辑

我现在有一个板子，板载的时钟是66MHz，但是其他硬件都是工作在24MHz，而在设置DDR3的控制器MIG的IP核时，我当时将时钟频率设置的320MHz，PHY to Controller Clock Ratio设置4:1，输入时钟设置的80MHz。我通过加了一个clk的IP核，输入给晶振的输出66MHz，三个输出，一个是24MHz直接给到板子，第二个是80MHz，作为DDR3的PLL的clkin，通过PHY to Controller Clock Ratio设置4:1，得到320MHz的时钟频率，
此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
2条回答
放学后不许跑
2019-03-25 13:05
< / 然后第三个输出是200MHz的DDR3的参考时钟。     我现在的问题是，两个都工作在不同的频率，怎么去解决这个时钟频率不同步的问题。    （PS: 我用到了MIG的IP核，但是我通过上网查得知，有人说里面的一个输出ui_clk更改后好像可以改变输出给DDR3的输入时钟，然后改成24MHz的整倍数，就可以解决时钟同步的问题，如果大于24MHz可以最后接一个分频器，保证到达DDR3的时钟和板子的时钟保持一致）  对于这个问题，我是个菜鸟，理解不了，希望大神们可以指点一二、

一周热门 更多>

相关问题