本帖最后由 放学后不许跑 于 2017-8-5 11:12 编辑

我现在有一个板子，板载的时钟是66MHz，但是其他硬件都是工作在24MHz，而在设置DDR3的控制器MIG的IP核时，我当时将时钟频率设置的320MHz，PHY to Controller Clock Ratio设置4:1，输入时钟设置的80MHz。我通过加了一个clk的IP核，输入给晶振的输出66MHz，三个输出，一个是24MHz直接给到板子，第二个是80MHz，作为DDR3的PLL的clkin，通过PHY to Controller Clock Ratio设置4:1，得到320MHz的时钟频率，
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