做FPGA设计有必要学习SystemVerilog？

2019-03-25 07:24发布

站内问答 / FPGA
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目前只会Verilog语言，但是看到某大型技术公司招聘逻辑硬件工程师的要求 有掌握SystemVerilog

感觉SystemVerilog是做ASIC用的，普通做一些FPGA的嵌入式方向需要学习SystemVerilog吗？

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5条回答
zpccx
2019-03-25 13:56
白丁 发表于 2017-8-2 20:44
做fpga应用的好像没看到有用systemverilog的，倒是做asic验证用这个东西吧，从论坛的帖子啊，资料啊什么的 ...

我是看到某公司的招聘网站上招聘 硬件技术工程师 逻辑方向 的招聘要求里面写的：

熟悉器件特性（Xilinx、Altera器件等），熟悉常用协议（XAUI、Interlaken、OAM、SDH等）； 精通Verilog，SystemVerilog，Ｃ等逻辑编程语言； 熟练Vivado、ISE、Quartus等电路后端工具； 熟练vcs、verdi等逻辑仿真工具

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