做FPGA设计有必要学习SystemVerilog？

2019-03-25 07:24发布

站内问答 / FPGA
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目前只会Verilog语言，但是看到某大型技术公司招聘逻辑硬件工程师的要求 有掌握SystemVerilog

感觉SystemVerilog是做ASIC用的，普通做一些FPGA的嵌入式方向需要学习SystemVerilog吗？

此帖出自小平头技术问答
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5条回答
OsrisGZY
2019-03-25 15:23
大家都用verilog，vhdl吧

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