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为什么我的Quartus 中signal tap 采集不到时钟波形?
2019-03-25 07:26
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FPGA
14806
6
1118
如图所示,其他信号都是正确的,就是这个时钟clk_50无法看到波形
此帖出自
小平头技术问答
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6条回答
5525
2019-03-26 03:13
zpccx 发表于 2017-5-19 09:08
我懂了 采集的时钟频率设置要比被采集的信号频率高很多才能保证信号波形的正确
你问问题挺好,问题大家都能看懂。
采样频率要高,还有要用同期的时钟去采样。
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