新手菜鸟求大神指导，modelsim 功能仿真 和 后仿真 结果不一样，  出现这个结果是什么原因呢？？  如图所示
代码如下，就是简单的分频程序  是程序问题？
module FDclock(Dclock,clk_in,rst);
output Dclock;
input clk_in,rst;
reg[5:0] cnt;
reg Dclock;
parameter N=50;
always@(posedge clk_in or negedge rst)
begin
  if(!rst)
    begin
      cnt<=0;
      Dclock<=0;
    end
  else
    begin
      if(cnt==N/2-1)
        begin
          Dclock<=!Dclock;
          cnt<=0;
        end
        else
          cnt<=cnt+1;
        end
      end
    endmodule



测试
`timescale 1ns/1ns
module FDclock_tb;
  reg clk_in,rst;
  wire clk_out;
  FDclock f1(.Dclock(clk_out),.clk_in(clk_in),.rst(rst));
          initial
           begin
                 rst=1;
                 clk_in=0;
                 #10 rst=0;
                 #1 rst=1;
                end
                always
                    #1 clk_in=~clk_in;
endmodule

此帖出自小平头技术问答