HDLC接收课题设计求助

2019-03-25 07:31发布

站内问答 / FPGA
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HDLC接收程序课程设计遇到问题。
1.原理图器件buffer，SRAM等器件是要用VHDL语言生成还是可以在软件中找到？
2.标志字检测以及去零模块是用数电中的什么什么模块实现？
3.时钟域切换怎么实现？
4.接收数据恢复16bit是在程序中实现吗？
此帖出自小平头技术问答
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3条回答
reallmy
2019-03-25 20:27
1. 缓存要看你缓存的大小，如果小就用内部ram，大的话要外挂SRAM，如果只是仿真就用一个ram 的ipcore就行
2. 去零模块如果用verilog实现不用考虑数电里的原理
3. 跨时钟域一般用fifo或者ram来做
4. 应该是verilog程序实现！

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