xilinx自带的FFT核，输入数据为什么还有实部和虚部？

2019-03-25 07:32发布

站内问答 / FPGA
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如题，恳请大牛指点迷津。
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6条回答
inner_peace
2019-03-26 04:50
machinnneee 发表于 2016-10-4 11:37
你说的是输入的数据有 虚实，还是结果又虚实部

输入的数据

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