FPGA信号同步问题

2019-03-25 07:32发布

站内问答 / FPGA
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请问论坛里的各位大神，用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时，输出信号的上升沿相对输入上升沿来说有一个周期的抖动，请问这是怎么产生的，该怎么解决？输出信号频率大概100-200M，万分感激！！！
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16条回答
reallmy
2019-03-25 14:23
< / 输入时钟与输出时钟是不是不是一个时钟！！！！跨时钟域，一个时钟的偏差正常

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