FPGA信号同步问题

2019-03-25 07:32发布

请问论坛里的各位大神,用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时,输出信号的上升沿相对输入上升沿来说有一个周期的抖动,请问这是怎么产生的,该怎么解决?输出信号频率大概100-200M,万分感激!!!
此帖出自小平头技术问答
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16条回答
x282718
2019-03-26 03:31
coyoo 发表于 2016-10-9 17:41
输入信号相对板子时钟来说,是一个异步信号。经过板子时钟采样后,该异步信号重新同步于时钟,即输入信号的 ...

额,不好意思大侠,有点不太明白。输入是异步信号没错,但它是不变的,与时钟是不一定同步的吧!现在问题是输入与输出的沿相对不固定。

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