FPGA信号同步问题

2019-03-25 07:32发布

请问论坛里的各位大神,用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时,输出信号的上升沿相对输入上升沿来说有一个周期的抖动,请问这是怎么产生的,该怎么解决?输出信号频率大概100-200M,万分感激!!!
此帖出自小平头技术问答
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16条回答
coyoo
2019-03-26 09:42
x282718 发表于 2016-10-10 18:44
额,不好意思大侠,有点不太明白。输入是异步信号没错,但它是不变的,与时钟是不一定同步的吧!现在问题 ...

输入输出沿相对不固定就是输入与时钟异步造成的。说白了,就是输入的沿与时钟沿的相位关系是随机的。你所谓的“但它是不变”说法是错误的,谁告诉你“它是不变的”,谁来给你保证?

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