FPGA信号同步问题

2019-03-25 07:32发布

站内问答 / FPGA
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请问论坛里的各位大神，用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时，输出信号的上升沿相对输入上升沿来说有一个周期的抖动，请问这是怎么产生的，该怎么解决？输出信号频率大概100-200M，万分感激！！！
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16条回答
x282718
2019-03-26 10:22
fgdzypf 发表于 2016-10-11 07:40
可以做到要求输出的脉冲上升沿可以不抖动，但是其输出的脉冲宽度是会抖动变化的。

你好，请问你怎么做到上升沿不抖动？脉宽抖动变化是多少？可以给个程序看看吗？先谢谢啦！

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