FPGA信号同步问题

2019-03-25 07:32发布

请问论坛里的各位大神,用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时,输出信号的上升沿相对输入上升沿来说有一个周期的抖动,请问这是怎么产生的,该怎么解决?输出信号频率大概100-200M,万分感激!!!
此帖出自小平头技术问答
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16条回答
x282718
2019-03-26 11:00
coyoo 发表于 2016-10-11 09:42
输入输出沿相对不固定就是输入与时钟异步造成的。说白了,就是输入的沿与时钟沿的相位关系是随机的。你所 ...

不好意思,我的意思是输入信号是周期的,那个沿应该也是相对固定的。我的理解是:输入与时钟相位初始是随机的,但它们不都是周期性的么?经过第一次时钟信号和输入沿产生后,到下一个周期他们的沿不应该也是周期产生的么?怎么会出现下一个沿和前一个沿都不是周期性(多或少一个周期)的了?不知道我这样理解的对不对?谢谢你!

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