FPGA信号同步问题

2019-03-25 07:32发布

请问论坛里的各位大神,用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时,输出信号的上升沿相对输入上升沿来说有一个周期的抖动,请问这是怎么产生的,该怎么解决?输出信号频率大概100-200M,万分感激!!!
此帖出自小平头技术问答
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16条回答
reallmy
2019-03-26 13:16
x282718 发表于 2016-10-9 09:04
输入是外部给的一个触发信号,输出用的是板子自己的时钟,我想知道这个跨域时钟产生的偏差是怎么产生的? ...

跨时钟域会有亚稳态的,这个亚稳态可能是0也可能是1,所以肯定会有偏差的!!!你看一下跨时钟域,亚稳态的东西应该就明白了!
如果你能保证本地时钟采样时不会采到外部信号的沿,那就不会有亚稳态了,但是你保证不了,所以肯定就会存在!
简单点说就是沿采沿的时候,你自己想一下,一个沿采另外一个沿,是不是有在前面,在中间,在后面,在中间就是亚稳态!!!!!

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