在verilog hdl中，既然while,repeat,forever语句不能被综合，那还有什么用呢？

2019-03-25 07:32发布

站内问答 / FPGA
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哪位大侠能伸出援手吗？我是新手，实在不明白：在verilog hdl中，既然while,repeat,forever语句不能被综合，那还有什么用呢？还有，我要编一段小程序，循环16次，中途如果某个触发条件满足，就退出循环体。不知如何编写？ 此帖出自小平头技术问答
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7条回答
pengwenxue
2019-03-25 20:45
编程的最终目的不是去综合的吗？

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