verilog语法小问题

2019-03-25 07:34发布

站内问答 / FPGA
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input a;
output [7:0] b;

wire a;
reg [7:0] b;

//////////////////////////////////////////

input wire a;
output reg [7:0] b;


这两种语法有区别吗? 此帖出自小平头技术问答
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4条回答
无罪之宾
2019-03-25 23:56

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