ISE VHDL 地址差的太远，RAM反应不过来

2019-03-25 07:34发布

站内问答 / FPGA
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二分图最短路径算法，需要不断的对2个矩阵几何乘，几何加，然后把结果写入新的矩阵。9个节点需要重复5次，涉及7个矩阵。

再读取完2个矩阵后需要读取另外2个的时候，FSM已经输入了新地址，但RAM 先是输出一串红UUUUUUU，之后才是正确的数据，这样以来时序全乱了。

我分析是地址空间距离太远的结果，但并不确定。

请问这是地址的问题吗？除了改地址，还有别的办法吗？

[ 本帖最后由 timdong 于 2012-12-13 06:51 编辑 ] 此帖出自小平头技术问答
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3条回答
timdong
2019-03-25 18:14
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