关于PAL输出显示的问题

2019-03-25 07:35发布

站内问答 / FPGA
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对于50Hz的模拟视频经过模数转换进入FPGA，加上一些算法后控制输出，现在由于某些原因我没办法保证我的输入视频是严格的20ms一个周期，但是这个误差不是很大，肯定不会影响最后PAL输出的有效数据，只是会影响消隐信号的长度，现在有什么办法能让它显示的效果好一点吗？  现在的现象是如果差的稍微大一点图像就会有一些抖动。





不知道我的描述清不清楚。。谢谢
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7条回答
3008202060
2019-03-26 00:41
dontium 发表于 2015-6-27 22:57
“50Hz的模拟视频”，按标准的，它应该有同步信号，把同频信号提取后使用，这样可不用保证“严格的20ms”

这个 同步信号本身就是我FPGA逻辑自己生成的，但是就是不能保障同步信号的周期固定。。 我就是看看能不能单纯通过调整消隐信号的长度来改善

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