IP核设计的时钟占空比输出为啥不是1:1？

2019-03-25 07:38发布

站内问答 / FPGA
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利用IP核设计的时钟占空比1:1，为什么程序下到实验板后从SignalTap II中看波形不是1:1，倒像是2:1.
有没有人碰到和我一样的情况，是本来就没错，还是哪里出了问题？
此帖出自小平头技术问答
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8条回答
ou513
2019-03-25 14:37
SignalTap II里面看波形是不准的，最好是输出到PIN脚，用示波器看。因为SignalTap II是通过USB-Blaster返回的信号，是没法每个波形都采到的返回的。

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