IP核设计的时钟占空比输出为啥不是1:1?

2019-03-25 07:38发布

利用IP核设计的时钟占空比1:1,为什么程序下到实验板后从SignalTap II中看波形不是1:1,倒像是2:1.
有没有人碰到和我一样的情况,是本来就没错,还是哪里出了问题?
此帖出自小平头技术问答
友情提示: 此问题已得到解决,问题已经关闭,关闭后问题禁止继续编辑,回答。
8条回答
hms2006
2019-03-25 19:03
5525 发表于 2016-5-4 07:41
SignalTap用的是FPGA内部用时钟抓数据,数据正常指时钟以外的信号,
用时钟看时钟正常不大推荐用,
如果 ...

谢谢!另外再问您个问题,SignalTap抓的信号是不是都要给它分配管脚,我自己的感觉和经验是这样的,就是你要通过SignalTap来观察中间某个信号,那还是要把它附到某个管脚上,然后SignalTap才能捕捉到该信号,应该是这样的吧?

一周热门 更多>