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求问多路信号逻辑操作以及采样问题
2019-03-25 07:38
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FPGA
2044
5
949
我有128路输入信号,需要对这组128路的TTL电平信号进行与操作,然后只要与的结果为低电平,马上对128路的信号进行全部采样;与的结果为高电平,则不进行采样。求问如何编写程序比较合理,主要考虑延时,能否直接定义【0:127】这样的一个信号名吗?
此帖出自
小平头技术问答
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5条回答
小梅哥
2019-03-25 09:22
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本帖最后由 小梅哥 于 2015-7-8 12:38 编辑
可以,定义128位宽的一个输入端口,注意,最好写成【127:0】。
if(din != 128'hffffffffffffffffffffffffffffffff)
……
else
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可以,定义128位宽的一个输入端口,注意,最好写成【127:0】。
if(din != 128'hffffffffffffffffffffffffffffffff)
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