一个程序,要不不能综合,要不不能仿真.

2019-03-25 07:38发布

站内问答 / FPGA
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如果把shifter设置成wire就不可以综合,设置成reg仿真时候就Illegal output port connection



  1. module test0(clk, mr, data,out,shifter);
  2. input clk;
  3. input data;
  4. input mr;
  5. output out;
  6. output [15:0] shifter;

  8. reg out;
  9. reg [4:0] cnt;

  11. wire [15:0] shifter;

  13. always @(posedge clk or negedge mr)
  14. begin
  15.     if (!mr)
  16.     begin
  17.         cnt <= 16'b0;
  18.         out <= 1'b0;
  19.     end
  20.     else if(cnt == 5'd7)
  21.     begin
  22.         out <= ~out;
  23.         cnt <= 5'd0;
  24.     end
  25.     else
  26.     begin
  27.         cnt <= cnt + 5'd1;
  28.     end
  29. end

  31. always@(posedge clk)
  32. begin
  33.         if (!out)
  34.                 begin
  35.                         shifter[0]<=0;
  36.                         shifter[1]<=0;
  37.                         shifter[2]<=0;
  38.                         shifter[3]<=0;                        
  39.                         shifter[4]<=0;
  40.                         shifter[5]<=0;
  41.                         shifter[6]<=0;
  42.                         shifter[7]<=0;                        
  43.                         shifter[8]<=0;
  44.                         shifter[9]<=0;
  45.                         shifter[10]<=0;
  46.                         shifter[11]<=0;                        
  47.                         shifter[12]<=0;
  48.                         shifter[13]<=0;
  49.                         shifter[14]<=0;
  50.                         shifter[15]<=0;                                                
  51.                 end
  52.         else
  53.                 begin
  54.                         shifter[0]<=data;
  55.                         shifter[1]<=shifter[0];
  56.                         shifter[2]<=shifter[1];
  57.                         shifter[3]<=shifter[2];
  58.                         shifter[4]<=shifter[3];
  59.                         shifter[5]<=shifter[4];
  60.                         shifter[6]<=shifter[5];
  61.                         shifter[7]<=shifter[6];
  62.                         shifter[8]<=shifter[7];
  63.                         shifter[9]<=shifter[8];
  64.                         shifter[10]<=shifter[9];
  65.                         shifter[11]<=shifter[10];
  66.                         shifter[12]<=shifter[11];
  67.                         shifter[13]<=shifter[12];
  68.                         shifter[14]<=shifter[13];
  69.                         shifter[15]<=shifter[14];        
  70.                 end
  71. end

  73. endmodule
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2条回答
loushaofeng
2019-03-25 15:10
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