FPGA的FIFO的IP核有bug吗

2019-03-25 07:38发布

站内问答 / FPGA
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各位大牛好，现在遇到一个问题如下
我用四个内存分别接四个摄像头，然后通过fifo存取sdram，然后usb传到上位机，usb这块确定没有问题，现在的问题是我1，4摄像头fifo读写都没有问题，但是中间两个摄像头有出现越点的情况。下面的第一个图是拍摄方格纸的图像，第二个图是我用顺序的数据的图像，大牛看看什么地方出问题了，外面的代码没有问题，现在的问题是定位在FPGA的FIFO上 此帖出自小平头技术问答
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8条回答
kdy
2019-03-25 08:08
< / bug是没有，不过你做视频传输是不是用的低端的片子，像spartan或者cyclone之类的，时序约束超过100M时应该适当调整，增加寄存器流水深度，防止时序紧张。因为约束有时候会考虑不周全造成报告通过而实际有问题

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