CPLD 延迟半个周期输出5个脉冲信号

2019-03-25 07:41发布

站内问答 / FPGA
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大家好,我是新手想请教一下CPLD里怎样实现延迟半个周期输出个相同的脉冲信号,输出精度控制在一个CLK 上
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4条回答
mr.king
2019-03-25 13:50
比如你用上升打进来用下降打出去，频率不是特别高是符合延时半个周期要求

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