CPLD 延迟半个周期输出5个脉冲信号

2019-03-25 07:41发布

站内问答 / FPGA
9501 4 1187
大家好,我是新手想请教一下CPLD里怎样实现延迟半个周期输出个相同的脉冲信号,输出精度控制在一个CLK 上
此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
4条回答
mr.king
2019-03-25 13:50
比如你用上升打进来用下降打出去，频率不是特别高是符合延时半个周期要求

一周热门 更多>

相关问题