DDR3 的参考时钟问题

2019-03-25 07:41发布

采用DDR3 SDRAM Controller with UniPHY来控制DDR3,FPGA为stratix IV EP4SGX系列
1.Memory clock frequency 520MHz
2.设定
PLL参考时钟为200 MHz
这个pll参考时钟,连接一个外部输入时钟时(这个时钟是200MHZ或25Mhz),正常工作
当这个200MHz时钟为altpll生成的一个时钟时,DDR3不工作。
那么PLL参考时钟有什么特殊要求吗?


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9条回答
xiaoganer
2019-03-26 02:40
phantom7 发表于 2015-12-24 17:30
群里有位网友说:想知道PLL动没动 抓一下locked信号就行了吧
希望对你有帮助

谢谢你的回答。
我这个ALTPLL是生成了好几个时钟的,其他时钟都正常工作,所以locked信号应该是没有问题的。

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