DDR3 的参考时钟问题

2019-03-25 07:41发布

站内问答 / FPGA
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采用DDR3 SDRAM Controller with UniPHY来控制DDR3，FPGA为stratix IV EP4SGX系列
1.Memory clock frequency 520MHz
2.设定PLL参考时钟为200 MHz
这个pll参考时钟，连接一个外部输入时钟时（这个时钟是200MHZ或25Mhz），正常工作
当这个200MHz时钟为altpll生成的一个时钟时，DDR3不工作。
那么PLL参考时钟有什么特殊要求吗？


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9条回答
xiaoganer
2019-03-26 11:11
stickler 发表于 2015-12-26 08:36
看手册的目录，有讲时钟网络和PLL的大章节，其中应该有讲级联PLL cascade的部分，可以查找一下看看。

找到了，也对pll级联数量进行了修改，改大了，但是没有用，问题还是存在！

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