逻辑功能出现问题，求助求助

2019-03-25 07:49发布

站内问答 / FPGA
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本帖最后由 pinggougou 于 2015-5-24 01:21 编辑

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如图所示，串口收到的数据，存到ram块里去，这里用到两个ram块，以完成数据中转。

但在用控制逻辑实现数据从ram1转到ram2里的时候，出现ram1保存的最后一个数字总是填到了ram2的第一里面去。

譬如：ram1里数据：1，2，3，4，5

则   ：ram2里数据：5，1，2，3，4。

控制逻辑模块用vhdl写的，用modelsimsim仿真也没有问题啊，烧到板子上却总是出现上面的情况。

vhdl代码如下：

  1. <blockquote>library ieee;  
复制代码
ram块，在wrb，rdb低电平时可以读写数据，然后在时钟的低电平写入或读出数据，读出数据需要一个持续一个低电平

此帖出自小平头技术问答
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2条回答
pinggougou
2019-03-25 13:10
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