求教关于《深入浅出玩转fpga》中sdram实验

2019-03-25 07:52发布

请各位高手帮助分析下,就是我在做特权同学的sdram实验的时候,为什么我串口发送的数据会是这样子呢?
01 02 03 04 05 06 07 07 09 0A 0B 0C 0D 0E 0F 0F
11 12 13 14 15 16 17 17 19 1A 1B 1C 1D 1E 1F 1F
21 22 23 24 25 26 27 27 29 2A 2B 2C 2D 2E 2F 2F
31 32 33 34 35 36 37 37 39 3A 3B 3C 3D 3E 3F 3F
41 42 43 44 45 46 47 47 49 4A 4B 4C 4D 4E 4F 4F
以此类推,就是每八位在最后都一位都是错的。
调试过,两个fifo读写都正常。串口发送也正常。最后问题落在了sdram控制模块,但是我调试了好几天,一直都是这个结果,希望高手给解答下,你们在做这个实验的时候有发现这个问题吗?
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19条回答
ljt112288
2019-03-27 02:32
特权的这个控制器初始化的时候 没有拉高DQM,按照SDRAM时序图,初始化的时候必须拉高DQM,初始化之后再拉低。另外他的 读写地址产生那一块也 有点小问题,就是这一块造成读出的数据不正常。 时序上没什么大问题,不需要做时序约束,只需设置相移为-75deg,如果跑120M时 读出数据不正常则 可做一下时序约束 就没问题了。

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