求教关于《深入浅出玩转fpga》中sdram实验

2019-03-25 07:52发布

请各位高手帮助分析下,就是我在做特权同学的sdram实验的时候,为什么我串口发送的数据会是这样子呢?
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11 12 13 14 15 16 17 17 19 1A 1B 1C 1D 1E 1F 1F
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31 32 33 34 35 36 37 37 39 3A 3B 3C 3D 3E 3F 3F
41 42 43 44 45 46 47 47 49 4A 4B 4C 4D 4E 4F 4F
以此类推,就是每八位在最后都一位都是错的。
调试过,两个fifo读写都正常。串口发送也正常。最后问题落在了sdram控制模块,但是我调试了好几天,一直都是这个结果,希望高手给解答下,你们在做这个实验的时候有发现这个问题吗?
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19条回答
woaiwojia1988
2019-03-27 05:30
原帖由 ljt112288 于 2012-9-10 14:56 发表
特权的这个控制器初始化的时候 没有拉高DQM,按照SDRAM时序图,初始化的时候必须拉高DQM,初始化之后再拉低。另外他的 读写地址产生那一块也 有点小问题,就是这一块造成读出的数据不正常。 时序上没什么大问题,不需 ...

你好,我用的是H57V2562GTR,在quartusii上运行
感谢你的回复,今天调了下,主要是读写数据线那块出的问题。

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